如下Verilog HDL程序所描述的是一个触发器，对它的描述正确的是（）module FF(Q,DATA,CLK)input DATA,CLK;output Q;reg Q; always @ (posedge CLK) begin Q

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如下Verilog HDL程序所描述的是一个触发器，对它的描述正确的是（ ）module FF(Q,DATA,CLK)input DATA,CLK;output Q;reg Q; always @ (posedge CLK) begin Q